SUMÁRIOS DA DISCIPLINA DE “INTEGRAÇÃO HARDWARE-SOFTWARE”

João M. P. Cardoso

2005/2006

AULA Teórica Nº 1: 21-9-2005

Apresentação aos alunos. Panorâmica sobre a disciplina e sobre os conteúdos abordados. Funcionamento das aulas práticas. Bibliografia. Regras de avaliação.

AULA Teórica Nº 2: 22-9-2005

Modelação de sistemas digitais. Níveis de abstracção.

Introdução às linguagens de descrição de hardware. O exemplo VHDL.

Conceito de entidade e de arquitectura.

AULA Teórica Nº 3: 28-9-2005

Noções de modelação estrutural e comportamental.

Noção de teste de um módulo utilizando simulação.

Possibilidade de especificar para a mesma entidade diferentes arquitecturas (vários modelos).

Teste de regressão em VHDL.

AULA Teórica Nº 4: 29-9-2005

Continuação de tópicos sobre VHDL.

Inferência de Latchs, Flip-Flops, somadores, etc.

Especificação de sinais periódicos para simulação.

AULA Teórica Nº 5: 6-10-2005

Especificação de máquinas de estados finitos em VHDL. Exemplo.

Declaração e instanciação de componentes. Exemplos.

AULA Teórica Nº 6: 12-10-2005

Tipos de dados pré-definidos. Operadores. Atribuições. Declaração de novos tipos e sub-tipos de dados.

Declaração de constantes. Arrays.

AULA Teórica Nº 7: 13-10-2005

Instruções de controlo: if, case, for, while, e loop. Cuidados a ter relacionados com a síntese lógica destas instruções.

Atributos pré-definidos: event, length, max, range, etc.

AULA Teórica Nº 8: 19-10-2005

Definição de parâmetros (generic).

Instruções para instanciar condicionalmente e para instanciar repetitivamente um ou mais módulos.

Funções e procedimentos. Redefinição de funções e sobrecarga de operadores.

Utilização de arrays de constantes e formas de os implementar.

AULA Teórica Nº 9: 20-10-2005

Introducão aos FPGAs. Estrutura destes dispositivos. Conceito de reconfiguração.

Inferência de alguns dos recursos dos FPGAs: blocos de memórias e memórias distribuídas.

AULA Teórica Nº 10: 26-10-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 11: 27-10-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 12: 2-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 13: 3-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 14: 9-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 15: 10-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 16: 16-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 17: 17-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 18: 23-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 19: 24-11-2005

Apresentação e discussão do artigo:

AULA Teórica Nº 20: 15-12-2005

AULA Teórica Nº 21: 16-12-2005

AULA Prática Nº 1: 29-9-2005

Apresentação aos alunos do fluxo de projecto de sistemas digitais utilizando VHDL, simulação, síntese lógica, e FPGAs.

Implementação em VHDL de um sistema digital capaz de determinar o máximo divisor comum de dois números.

AULA Prática Nº 2: 6-10-2005

Continuação da Implementação em VHDL de um sistema digital capaz de determinar o máximo divisor comum de dois números.

AULA Prática Nº 3: 13-10-2005

Finalização do desenvolvimento em VHDL de um sistema digital capaz de determinar o máximo divisor comum de dois números.

AULA Prática Nº 4: 20-10-2005

Apresentação de algumas opções da ferramenta de síntese lógica utilizando como exemplo uma arquitectura para implementar o máximo divisor comum entre dois números.

Primeiro contacto com as placas de desenvolvimento. Implementação de um contador de 0 a 9 com a contagem apresentada num dos displays de sete segmentos.

AULA Prática Nº 5: 27-10-2005

Continuação da utilização das placas de desenvolvimento. Selecção dos mini-projectos.

AULA Prática Nº 6: 3-11-2005

Primeira aula prática dedicada aos mini-projectos.

AULA Prática Nº 7: 10-11-2005

Segunda aula prática dedicada aos mini-projectos.

AULA Prática Nº 8: 17-11-2005

Terceira aula prática dedicada aos mini-projectos.

AULA Prática Nº 9: 24-11-2005

Quarta aula prática dedicada aos mini-projectos.

AULA Prática Nº 10: 16-12-2005

Apresentação dos mini-projectos.